Hintergrund

Für allgemeine Phasenregelschleifen (PLLs) sind ASIC-Entwickler bis heute auf analoge VCOs angewiesen. Jetzt hat Cologne Chip einen vollständig digitalen Ansatz entwickelt: C3-PLL-2, ein IP-Core für Frequenzsynthesizer-Anwendungen.
Für diese Innovation von Cologne Chip wurde ein Patent angemeldet.

Vorteile

C3-PLL-2 basiert auf dem DIGICC-Designkonzept von Cologne Chip. Dies ermöglicht eine einfache Implementierung des Kerns in allen Prozesstechnologien: C3-PLL-2 ist eine vollständig digitale Schaltung, die Standardzellenbibliotheken verwendet. Aufgrund ihrer rein digitalen Natur benötigt die PLL weder ein zusätzliches Pad oder Pin noch externe oder interne Schleifenkondensatoren. Darüber hinaus sind normalerweise keine externen Filter für die Versorgungsspannung erforderlich.

Die Verriegelungszeit der PLL ist sehr kurz - sie ist sogar superschnell, wenn die PLL nach dem Standby-Modus neu gestartet wird. Außerdem ist der verwendete Siliziumplatz kleiner als bei konkurrierenden Technologien.

Technische Eigenschaften

• Vollständig digital - konzipiert für die Verwendung mit Standardzellenbibliotheken für digitale Logik
• Implementierbar in jeder digitalen CMOS-Prozesstechnologie
• Typische Oszillatorfrequenzbereiche:
  0.50 µm: 60-120 MHz
  0.35 µm: 100-200 MHz
  0.25 µm: 140-280 MHz
  0.18 µm: 160-320 MHz
  0.13 µm: 180-360 MHz
  90 nm: 200-400 MHz
• Frequenzmultiplikationsbereich: 5 bis 255
• Predivider und Post-Scaler mit Teilerbereich 1..256
• Jitter ähnlich wie bei analogen PLLs
• Keine Pads, Spezialstifte, externe Schleifenfilterkapazität oder Versorgungsspannungsfilter erforderlich
• Sehr schnelle Sperrzeit (schlimmster Fall 2.000 Referenztakte)
• Stand-by-Modus (Oszillator gestoppt, aber Mittenfrequenzeinstellungen bleiben erhalten)